Por que semicondutores são tão difíceis de fabricar?

O tape-out parece o fim. Você fechou o layout, passou DRC e LVS, gerou o GDSII ou OASIS, e o time comemora. Na prática, o arquivo só diz o que desenhar. Ainda falta transformar geometria em máscaras, máscaras em padrões químicos, padrões em filmes e dopantes, e tudo isso em dies que passam no teste elétrico. A fábrica decide se o chip existe.

Este texto é evergreen: a cadeia do front-end, onde a litografia (incluindo EUV) quebra o sonho, por que yield e NRE mandam mais que “custo por wafer” no slide, por que ASML e ZEISS são pontos únicos de falha, e o que quem escreve software precisa entender sobre latência de supply e sobre o marketing do “nó”.

Do GDSII ao wafer

Um GDSII (ou OASIS) carrega polígonos por camada lógica. A foundry não “imprime o PDF do circuito”. Há um mapeamento de camadas lógicas para passos físicos: deposição, litografia, etch, implantação, CMP. Cada camada crítica vira uma máscara (reticle). Em nós avançados, dezenas a cerca de uma centena de máscaras entram no jogo; cada uma custa caro e cada erro se repete em todo o wafer.

Antes da exposição, vem o mask data preparation: OPC (optical proximity correction), fill, fratura em primitivas que a máquina de escrita de máscara entende, frame com marcas de alinhamento e estruturas de metrologia. Erro aqui não é bug de firmware. É padrão errado, repetido milhares de vezes.

O wafer chega polido, tipicamente 300 mm. O front-end, como descrevem fabricantes como Rapidus e guias clássicos da Intel (“From Sand to Silicon”), é um loop: limpeza, oxidação ou deposição de filme (CVD, PVD, ALD), resist, exposição, revelação, etch ou implantação, remoção do resist, planarização (CMP). Centenas de passos. A limpeza sozinha pode representar uma fração grande do fluxo — contaminação em escala nanométrica mata o dispositivo.

No fim do front-end, probe test: agulhas nos pads, padrões elétricos, dies bons e ruins. Só então dicing, encapsulamento e teste final. Hoje, para aceleradores de IA, o “back-end” avançado (CoWoS e similares) virou gargalo tão real quanto a linha de litografia. Ter wafer start sem slot de packaging é ter inventário, não produto.

Fabless desenha e contrata. Foundry fabrica. IDM faz os dois. O desenho pode ser brilhante; sem capacidade alocada, sem máscaras certas e sem processo maduro, o silício não chega.

Os passos que quebram o sonho

Litografia

A litografia transfere o padrão da máscara para o resist. Resolução segue o critério de Rayleigh: comprimento de onda, abertura numérica (NA) e fator de processo. Por décadas a indústria encurtou o comprimento de onda — g-line, i-line, KrF (248 nm), ArF (193 nm), imersão com água para NA até 1,35 — e quando isso não bastava, empilhou multi-patterning: várias exposições DUV para um único nível lógico. Cada exposição extra é tempo, custo e chance de defeito.

EUV muda a escala. Segundo a ASML, a luz tem 13,5 nm — mais de 14 vezes mais curta que o DUV típico — e a tecnologia de produção em volume é exclusiva dela. A fonte é laser-produced plasma: gotas de estanho fundido (~25 µm) a ~70 m/s, batidas duas vezes por laser de CO₂, até 50 mil vezes por segundo. O caminho óptico inteiro fica em alto vácuo: ar absorve EUV. Em vez de lentes de vidro, espelhos multicamada (ZEISS); cada espelho tem mais de cem camadas projetadas para refletir. A ASML descreve espelhos polidos a suavidade de menos de uma espessura atômica; o estágio do wafer posiciona a peça a frações de nanômetro, corrigindo dezenas de milhares de vezes por segundo.

Máscaras EUV também são refletoras (camadas Mo/Si), não o cromo-em-quartzo clássico. Sistemas NXE (NA 0,33) imprimem camadas críticas de nós de 7 nm, 5 nm e 3 nm; a plataforma High NA (EXE, NA 0,55) mira resolução ~8 nm e redução de passos de processo. A ASML afirma ter investido mais de €6 bilhões em P&D de EUV ao longo de 17 anos. Dois décadas de física, óptica e vacuum engineering — não um upgrade de software.

EUV não substitui DUV de uma vez. Camadas críticas usam EUV; o resto ainda usa DUV. Multi-patterning residual permanece onde o pitch exige. O “milagre” da litografia é físico e econômico ao mesmo tempo: menos passos podem melhorar yield, mas a máquina é cara, escassa e exige fábrica inteira ao redor.

Etch

Depois da revelação, o resist é a máscara. Etch remove o que não está protegido: úmido (química) ou seco (plasma). Em nós avançados, o etch seco precisa de seletividade absurda — comer um filme sem destruir o de baixo, manter paredes verticais, não arredondar cantos críticos. Um perfil de etch errado muda capacitância, resistência e, no limite, abre ou fecha o transistor.

Erros de etch são silenciosos no layout. O GDSII está certo. O silício não.

Metrologia e overlay

Cada camada precisa alinhar com a anterior. Overlay fora de especificação gera vias tortas, shorts e opens. Metrologia mede CD (critical dimension), espessura de filme, defeitos e overlay durante o fluxo, não só no final. Rework de resist existe; rework de etch profundo, muitas vezes não. Sem metrologia fechando o loop, a linha produz scrap caro em volume.

Resumo duro: litografia define o que pode ser impresso; etch define o que fica no filme; metrologia define se a fábrica sabe o que está fazendo. Design sem essa trilogia é PowerPoint.

Yield e economia: NRE versus custo do wafer

Yield é a fração de dies bons. A métrica que foundries publicam com mais honestidade relativa é densidade de defeitos (D0, defeitos por cm²), não “yield de 90%” no marketing. Yield de die depende fortemente da área: o mesmo D0 destrói um die grande e poupa um die pequeno. Modelos clássicos (Poisson e variantes) ligam área crítica e D0 à probabilidade de die bom — por isso dies enormes de GPU sofrem mais que um MCU minúsculo no mesmo nó.

A TSMC, em simposios técnicos reportados por AnandTech e outros, mostrou curvas de D0 em que N5 melhorava mais rápido que N7 no mesmo estágio de desenvolvimento — em parte atribuído a mais camadas EUV no lugar de vários passos DUV. Em atualizações posteriores, a foundry voltou a mostrar aprendizado de defeitos em nós novos (incluindo N2) antes do high-volume manufacturing. A lição não é o número do slide: é que yield é curva de aprendizado industrial, não checkbox do tape-out.

Economia que importa para quem paga:

NRE (non-recurring engineering). Conjunto de máscaras, EDA, IP, verificação, desenvolvimento de packaging e teste. Em nós maduros (por volta de 28 nm), máscaras sozinhas costumam ficar na faixa de cerca de US$ 0,8–1,5 milhão. Em nós com EUV pesado (5 nm / 3 nm), conjuntos de máscaras na casa de vários milhões a US$ 10–20 milhões+ aparecem em benchmarks de indústria — e o NRE total (time + IP + máscaras) sobe muito além disso. MPW (shuttle) divide máscara entre projetos: barato para protótipo, inútil se você precisa de volume e timing próprio.

Custo por wafer. Sobe com o nó, mas é custo recorrente. Um wafer caro com yield alto e die pequeno pode sair mais barato por unidade boa do que um wafer “barato” com D0 alto e die gigante.

Volume. NRE se dilui. Sem volume, o nó de ponta é um luxo. Por isso IoT, analog e muita automotiva vivem em nós maduros: física suficiente, yield estável, máscara que cabe no orçamento.

Fabless vs foundry muda o balanço de risco. A fabless carrega NRE e demanda; a foundry carrega a linha, o aprendizado de processo e a alocação. Sem contrato e slot, seu GDSII é arquivo.

Equipamento e pontos únicos de falha

Uma fábrica de ponta não é um data center com robôs. É um sistema em que poucas máquinas definem o teto.

A ASML é, na prática, o único fornecedor de scanners EUV de produção. Nikon e Canon competem em DUV; não em EUV de volume. A Reuters e a própria ASML descrevem a empresa como a única a colocar EUV no mercado. Óptica de projeção crítica vem da ZEISS (parceira estratégica desde os anos 1980, segundo a ASML). Fonte de luz, vácuo, estágios e integração fecham um stack que levou décadas. High NA: a Reuters reportou máquinas na faixa de cerca de US$ 350 milhões; a indústria cita Low-NA NXE tipicamente na banda de ~€150–200 milhões por ferramenta, conforme configuração — números de mercado, não lista de preço pública.

Consequências concretas:

• Capacidade de EUV não escala como instâncias na nuvem. Lead time de ferramenta, óptica ZEISS e qualificação na fab limitam quantas linhas “de 3 nm” o mundo consegue abrir por ano.
• Um atraso na cadeia de espelhos ou fontes atrasa todo mundo que depende daquele nó.
• Controles de exportação e geopolítica viram restrição de processo, não só de diplomacia.

E não é só litografia. Deposição, etch, implantação e metrologia têm fornecedores concentrados (Applied Materials, Lam, Tokyo Electron, KLA e outros). Packaging avançado (CoWoS e variantes na TSMC, com OSATs) mostrou, no ciclo de aceleradores de IA, que o gargalo pode migrar do front-end para o back-end: filas longas de booking mesmo com expansão de capacidade. HBM e substratos entram na mesma conta. O chip “pronto no wafer” ainda precisa virar módulo.

Single point of failure, aqui, não é metáfora de SRE. É um número pequeno de fábricas de ferramentas e um número pequeno de foundries de ponta.

O que engenheiros de software precisam entender

Latência de supply não é latência de API. Tape-out → máscaras → risk production → ramp de yield → packaging → teste pode levar trimestres a mais de um ano. Alocar capacidade de nó avançado ou de CoWoS pode exigir booking com dezenas de semanas de antecedência. Seu roadmap de produto que assume “igual cloud, sobe réplica” quebra na física.

Nó ≠ marketing. “7 nm”, “5 nm”, “3 nm” não são medidas de um transistor que você mede com régua. São nomes de geração de processo: densidade, regras de desenho, bibliotecas, SRAM, metal stack. Comparar “nm” entre TSMC, Samsung e Intel como se fosse a mesma unidade é erro clássico. O que importa para software: frequência estável, joules por operação, memória on-die, e se o silício existe no volume prometido.

Design ≠ silício. Timing closure no EDA não garante yield. Corner de processo, variação, IR drop e packaging mudam o chip que chega na placa. Soft errors, binning (mesmo die, SKUs diferentes de clock/TDP) e revisões de stepping são o mundo real.

Dependência em cascata. Framework de ML → GPU/acelerador → HBM → CoWoS → wafer EUV → scanner ASML/ZEISS. Quando a fila está no packaging, otimizar o kernel CUDA não cria mais placas. Quando a fila está no nó, reescrever o modelo para caber em silício mais maduro pode ser a única alavanca.

Custo de mudança. Em software, reprocessar um batch é barato. Em silício, um respín de máscara é NRE de novo. Por isso feature flag no firmware e margens de design existem: o hardware erra caro.

Aposta prática: se o seu produto depende de um acelerador de ponta, trate capacidade de packaging e HBM com o mesmo rigor com que trata SLO de API — quota, lead time e plano B em nó ou arquitetura mais velha. Se não depende: a pergunta útil não é “por que não fabricamos no Brasil um chip de 2 nm?”, e sim “qual nó maduro e qual foundry fecham custo, yield e prazo para este volume?”. O desenho do circuito é o começo. A fábrica é quem diz se ele existe de verdade.

Referências

• ASML — EUV lithography systems: 13,5 nm, fonte LPP (gotas de Sn, até 50 mil/s), vácuo, espelhos, NXE vs EXE (High NA), investimento em P&D de EUV.
• ASML — Light and lasers: evolução de comprimentos de onda até EUV e detalhes da fonte de plasma.
• ASML — Lenses and mirrors: ZEISS, espelhos multicamada (>100 camadas), NA 0,33 → 0,55, suavidade atômica.
• Reuters — High NA EUV (~US$ 350 milhões): preço reportado, ASML como único fornecedor EUV, óptica ZEISS, adoção gradual.
• Rapidus — Semiconductor front-end processing: limpeza, litografia, etch, implantação, CMP, probe; centenas de passos.
• Intel — From Sand to Silicon (32 nm): fluxo visual clássico de wafer, litografia, etch, metais, sort e packaging.
• AnandTech / cobertura do TSMC Technology Symposium (N5 vs N7): densidade de defeitos e papel do EUV na redução de passos (via reportagens técnicas contemporâneas).
• Benchmarks de NRE/máscaras e engajamento foundry (faixas por nó, MPW vs full mask): análises de indústria como Silicon Analysts — Foundry engagement e tapeout cost guide — use como ordem de grandeza, não como cotação.